| engineerklub | Дата: Вторник, 05.07.2022, 18:18 | Сообщение # 1 |
 Генералиссимус
Группа: Администраторы
Сообщений: 37408
Статус: Offline
| Схемотехника. Умножитель двоичных чисел.
Тип работы: Работа Лабораторная
Форматы файлов: Microsoft Office
Сдано в учебном заведении: Санкт-Петербургский государственный электротехнический университет ЛЭТИ
Описание:
Лабораторная работа №2. Схемотехника. Умножитель двоичных чисел. 2020
Цель работы.
Разработать на языке описания схем Verilog шестнадцатиразрядный умножитель двоичных чисел.
Основные теоретические положения.
Процедура умножения двоичных кодов чисел достаточно часто встречается при цифровой обработке сигналов. Если рассматривать целые числа, то умножение можно представить как многократное сложение. К примеру, чтобы умножить 3 на 5, требуется тройку пять раз сложить с самой собой. Данным способом умножение можно выполнять, используя, в частности, накапливающие сумматоры. Однако время выполнения этой процедуры будет достаточно велико и, кроме того, оно окажется зависимым от величины множителя.
Другие подходы к реализации процедуры перемножения чисел требуют многократного последовательного выполнения операций сложения и сдвига. Их количество, а следовательно, скорость выполнения умножения, также зависят от разрядности множителя.
Разработка специальных алгоритмов умножения позволила создать так называемые параллельные или матричные умножители. Одна из их разновидностей называется множительным, а другая - множительно-суммирующим блоком. Последние обеспечивают возможность наращивания разрядности обрабатываемых операндов.
СКАЧАТЬ
|
| |
|
|
